| 
|
Oбъекты языка VHDL
В языке VHDL (VHSIC Hardware Description Language) есть понятия, связанные с объектами: сущностями (entities), переменными (variables) и сигналами (signals). Также в VHDL определены типы данных, которые определяют набор значений объектов и набор допустимых преобразований этих данных. Сущности — это базовые строительные блоки, которые определяют интерфейс и функциональность аппаратных компонентов. Они описывают структуру единицы проектирования, скрывая её внутреннее устройство и указывая входы и выходы.
Некоторые особенности сущностей:
Описывают интерфейс схемы через порты: входы (in), выходы (out), входы-выходы (inout) или буфер.
Каждый порт может иметь режим, который определяет направление сигнала: in — сигнал на входе объекта, out — сигнал на выходе.
Интерфейс сущности может включать общие значения, которые используются для объявления свойств и констант схемы независимо от её архитектуры